화웨이(Huawei)는 신호 지연시간을 줄이기 위한 새로운 반도체 설계 방침인 '타우 스케일링 법칙(Tau Scaling Law)'을 공개했다. 이 원칙을 바탕으로 지난 6년 동안 381종의 칩을 설계하고 양산해왔다는 발표가 있었다. 허팅보(He Tingbo) 화웨이 반도체사업부 총재는 5월 25일 상하이에서 열린 국제전기전자공학회 국제회로시스템심포지엄(ISCAS 2026)에서 이 법칙에 대한 정보를 공개하며, 기존의 기하학적 미세화 대신 시간 미세화의 개념을 도입하겠다는 구상을 설명했다.

타우 스케일링 법칙은 트랜지스터의 크기를 줄이는 대신 신호의 통과 시간을 단축하는 데 중점을 둔다. 화웨이는 이러한 접근을 통해 각 단계의 시간 상수인 타우(τ)를 낮춤으로써 성능, 에너지 효율, 그리고 트랜지스터 밀도를 증가시킬 수 있다고 주장했다. 이를 위해 새로운 기술인 '로직폴딩(Logic Folding)'이 개발되었다. 이 기술은 회로 배치와 신호 경로를 재구성하여 주요 배선의 길이를 줄이고 데이터 전달 과정에서 발생하는 지연을 최소化하는 전략이다.

화웨이는 이 발표에서 6년간 이 원칙에 따라 설계한 381종의 칩은 단일 제품이 아닌 소자부터 시스템까지 다각적으로 적용되었다고 덧붙였다. 첫 번째 적용 제품은 2026년 가을 출시될 예정인 기린(Kirin) 칩으로, 이 제품에는 로직폴딩 구조가 처음으로 도입될 예정이다.

또한, 화웨이는 2031년까지 이 방식을 통해 설계한 고성능 칩의 트랜지스터 밀도를 14옹스트롬(Å), 즉 1.4나노미터 공정에 상응하는 수준으로 높인다는 목표를 세웠다. 이는 실제 1.4나노미터 공정을 채택하는 것이 아니라, 그에 걸맞은 트랜지스터 밀도 달성을 목표로 하고 있다.

이러한 화웨이의 전략은 첨단 반도체 제조 장비 접근이 제한된 중국의 산업 환경과 밀접하게 연관되어 있다. 화웨이는 공정 미세화만으로 성능을 향상시키는 기존의 방식에서 벗어나 디자인 및 패키징 혁신을 통해 경쟁력을 제고하려는 시도를 하고 있다.

젠슨 황(Jensen Huang) 엔비디아(NVIDIA) 최고경영자(CEO)는 대만에서의 인터뷰에서 타우 스케일링 법칙에 대해 "화웨이에게는 강력한 돌파구"라고 평가하며, 이 기술이 공정의 제약을 설계 기술로 극복하려는 시도가 중요하다고 언급했다. 그러나 그는 칩 적층 및 3D 패키징, 하이브리드 본딩 기술이 대만 TSMC가 10년간 개발해온 분야라는 점에서 화웨이의 접근이 TSMC에 직접적인 위협이 되지 않을 것이라고 덧붙였다.

사우스차이나모닝포스트(South China Morning Post)는 타우 스케일링 법칙이 실질적인 혁신인지 아니면 과장된 주장의 일환인지에 대한 검증이 필요하다고 보도했다. 화웨이가 약속한 성능 및 밀도 목표가 실제 제품에서 어떻게 구현될지가 향후 평가의 기준이 될 전망이다.

크립토 및 블록체인 시장과의 직접적인 연관성은 확인되지 않았으나, AI 기술이 반도체 수요와 제조 공정에 모두 영향을 미치는 구조에서 데이터 센터용 장비의 조달 비용은 블록체인 인프라 기업의 GPU 및 AI 서버 환경과 간접적으로 연결될 수 있다.